Show simple item record

dc.contributor.authorRadziewicz, Marcin
dc.contributor.authorBielecki, Włodzimierz promotor
dc.date.accessioned2022-02-11T13:13:31Z
dc.date.available2022-02-11T13:13:31Z
dc.date.issued2008
dc.identifier.urihttps://hdl.handle.net/20.500.12539/655
dc.language.isoplpl_PL
dc.publisherPolitechnika Szczecińskapl_PL
dc.rightsUznanie autorstwa-Użycie niekomercyjne-Bez utworów zależnych 3.0 Polska*
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/3.0/pl/*
dc.subjectalgebra Boole’apl_PL
dc.subjectalgorytmypl_PL
dc.subjectkompilacjapl_PL
dc.subjectlogika algebraicznapl_PL
dc.subjectVHDL (Very High Speed Integrated Circuit Hardware Description Language)pl_PL
dc.subject.otherDyscyplina::Nauki inżynieryjno-technicznepl_PL
dc.titleOpracowanie algorytmów przekładu zdań w języku VHDL opisujących logikę kombinacyjną na równania boolowskiepl_PL
dc.typeThesispl_PL
dc.contributor.organizationPolitechnika Szczecińska. Wydział Informatykipl_PL


Files in this item

Thumbnail
Thumbnail

This item appears in the following Collection(s)

Show simple item record

Uznanie autorstwa-Użycie niekomercyjne-Bez utworów zależnych 3.0 Polska
Except where otherwise noted, this item's license is described as Uznanie autorstwa-Użycie niekomercyjne-Bez utworów zależnych 3.0 Polska