Opracowanie algorytmów przekładu zdań w języku VHDL opisujących logikę kombinacyjną na równania boolowskie

dc.contributor.author	Radziewicz, Marcin
dc.contributor.author	Bielecki, Włodzimierz promotor
dc.contributor.organization	Politechnika Szczecińska. Wydział Informatyki	pl_PL
dc.contributor.organization	Politechnika Szczecińska. Wydział Informatyki	pl_PL
dc.date.accessioned	2022-02-11T13:13:31Z
dc.date.available	2022-02-11T13:13:31Z
dc.date.issued	2008
dc.identifier.citation	Radziewicz, M. (2008). Opracowanie algorytmów przekładu zdań w języku VHDL opisujących logikę kombinacyjną na równania boolowskie. Szczecin, Politechnika Szczecińska, 117 s. (Niepublikowana praca doktorska) https://hdl.handle.net/20.500.12539/655	pl_PL
dc.identifier.uri	https://hdl.handle.net/20.500.12539/655
dc.language.iso	pl	pl_PL
dc.publisher	Politechnika Szczecińska	pl_PL
dc.rights	Uznanie autorstwa 3.0 Polska	*
dc.rights.uri	http://creativecommons.org/licenses/by/3.0/pl/	*
dc.subject	algebra Boole’a	pl_PL
dc.subject	algorytmy	pl_PL
dc.subject	kompilacja	pl_PL
dc.subject	logika algebraiczna	pl_PL
dc.subject	VHDL (Very High Speed Integrated Circuit Hardware Description Language)	pl_PL
dc.subject.other	Dyscyplina::Nauki inżynieryjno-techniczne	pl_PL
dc.title	Opracowanie algorytmów przekładu zdań w języku VHDL opisujących logikę kombinacyjną na równania boolowskie	pl_PL
dc.type	Thesis	en