Opracowanie algorytmów przekładu zdań w języku VHDL opisujących logikę kombinacyjną na równania boolowskie

Radziewicz, MarcinBielecki, Włodzimierz promotor2022-02-112022-02-112008Radziewicz, M. (2008). Opracowanie algorytmów przekładu zdań w języku VHDL opisujących logikę kombinacyjną na równania boolowskie. Szczecin, Politechnika Szczecińska, 117 s. (Niepublikowana praca doktorska) https://hdl.handle.net/20.500.12539/655https://hdl.handle.net/20.500.12539/655plUznanie autorstwa 3.0 Polskaalgebra Boole’aalgorytmykompilacjalogika algebraicznaVHDL (Very High Speed Integrated Circuit Hardware Description Language)Dyscyplina::Nauki inżynieryjno-techniczneOpracowanie algorytmów przekładu zdań w języku VHDL opisujących logikę kombinacyjną na równania boolowskieThesis